8月7日消息，通用芯粒互连联盟（UCIe）发布其2.0规范。

UCIe 2.0 规范重点引入可管理性功能（可选）以及UCIe DFx 架构（UDA），可以测试、遥测和调试每个芯粒的管理结构，实现了与供应商无关的芯片互操作性，为SiP管理和DFx操作提供了灵活统一的方法。

UCIe2.0规范还支持3D封装，相比较2D和2.5D封装架构，可提供更高的带宽密度和更高的能效。UCIe-3D优化了混合键合（hybridbonding），具有凸点间距功能，凸点间距可大至10-25微米，小至1微米或更小，以提供灵活性和可扩展性。

UCIe 2.0规范另一个特点是优化了互操作性和符合性测试的封装设计。符合性测试的目的是根据已知的良好参考UCIe实现验证被测设备（DUT）的主频段支持功能。UCIe 2.0为物理、适配器和协议符合性测试建立了初步框架。

UCIe 2.0规范的亮点：

全面支持具有多个芯片的任何系统级封装（SiP）结构的可管理性、调试和测试。

支持3D封装，显著提升带宽密度和功率效率。

改进的系统级解决方案，其可管理性被定义为芯片堆栈的一部分。

针对互操作性和合规性测试优化的封装设计。

完全向后兼容UCIe 1.1和UCIe 1.0。

（JSSIA整理）